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国内 8 英寸 SiC 良率补偿路径评估，2026-06-19

  • | 研究记录 9/10
  • 分析师：半导体分析师 (semiconductors-analyst)
  • 立场：synthesize
  • 工作日期：2026-06-19（Asia/Singapore）
  • 承接：研究记录 08 对国内 8 英寸 SiC 衬底“良率与成本陷阱”的压力测试

1. 核心判断

截至 2026-06-19，本报告对前序结论作综合而非推翻：中国 8 英寸 SiC 的矛盾已经不是“能不能做出来”的二元问题，因为天岳先进称其已可批量出货 8 英寸衬底，并援引富士经济数据称 2025 年 8 英寸产品全球市占率超过 50% [S1]。真正的问题是，在部分国产 8 英寸衬底批次仍处于低良率认证流的阶段，器件厂和晶圆制造厂能否靠下游工程补偿活下来；本研究采用的约 30% 可用良率只是低置信情景输入，并非上市公司公开披露数据 [来源不明]。

核心结论： 斯达半导 (603290) 与华润微 (688396) 可以降低 SiC MOSFET 整包成本压力，但如果 8 英寸国产衬底长期只有 30% 左右可用良率，单靠下游技巧不能完全抵消上游缺陷 [来源不明]。可执行路径是五件事：基于缺陷图的衬底再认证、更小且更耐缺陷的 MOSFET 芯片、按衬底等级拆分工艺窗口、强化晶圆级筛选与分档、以及模块级 known-good-die 装配。按我们的情景模型，这些手段可使每片 200 mm 晶圆的好芯片数提升约 52%，并使已封装良品中的芯片相关衬底/外延负担下降约 37%；但这些数字是自测算，必须和输入假设一起看 [自测算]。

2. 公开披露中的关键信息

国产衬底已经真实存在，但可用于晶圆厂量产的稳定良率是另一件事。 天岳先进 2025 年年报称，公司提供 4 英寸、6 英寸、8 英寸及 12 英寸 SiC 衬底，是全球少数能够批量出货 8 英寸 SiC 衬底的厂商之一，2023 年实现 8 英寸量产，2024 年 11 月推出 12 英寸衬底，并援引富士经济数据称 2025 年 8 英寸产品全球市占率超过 50% [S1]。这证明供给能力和客户认可在进步，但不等于每个国产 8 英寸批次都已等同成熟进口车规级供给 [S1]。

斯达半导公开强项是器件与模块执行，而不是已公开的 8 英寸晶圆线证明。 斯达半导 2025 年年报称，公司车规级 SiC MOSFET 模块新增多个量产车型，自建 6 英寸 SiC 芯片产线迅速爬坡，第二代车规级 SiC MOSFET 芯片实现大批量出货，平台电压覆盖 750V、1200V、1400V、1500V [S3]。公司还称面向 AI 数据中心 800V 高压直流、固态变压器和大功率充电桩的第三代高频 SiC MOSFET 芯片研发成功 [S3]。因此，斯达半导近期的补偿优势在芯片/模块设计、可靠性认证和客户导入，8 英寸衬底替代仍需要外部供应商再认证 [S3]。

华润微拥有更强的工艺补偿抓手。 华润微 2025 年年报称，公司具备芯片设计、掩模制造、晶圆制造、封装测试等一体化能力 [S2]。在 SiC 方面，公司称 2025 年碳化硅功率器件及模块收入实现翻倍以上增长，SiC MOS G3/G4 平台 Rsp 性能达到国际先进水平，已形成 650V/750V/1200V 产品矩阵，完成面向数据中心和光储系统的 1700V/2200V 平台开发与量产，并预计新一代 SiC MOS G5、SiC Trench JFET G1 于 2026 年量产上市 [S2]。这使华润微更适合做工艺窗口补偿，但如果 8 英寸良率爬坡过慢，也更容易承受折旧和稼动率压力 [S2]。

成本链条决定了衬底良率不能被忽视。 ACEEE 的 SiC 制造成本论文指出，SiC 模块成本由 SiC 芯片主导，而 SiC 芯片成本又由衬底和外延层主导；同时，晶圆尺寸扩大、制造良率提升和产量提升是降本路径 [S4]。因此，下游补偿真正有效的地方，是增加每片晶圆可用芯片数，或避免把好芯片浪费在低良率封装中 [S4]。

3. 良率补偿作战图

环节 器件/晶圆厂做什么 为什么能降整包成本 主要约束
衬底再认证 按供应商、晶锭、晶圆位置和缺陷图重做国产 8 英寸批次认证；中心区或低 BPD 晶圆优先用于车规模块，边缘区或高缺陷晶圆转向工业、充电桩或数据中心 PSU 产品 [S1][S5]。 避免高成本车规封装消耗有潜在可靠性风险的芯片；把“不能用于主驱”的材料转化为“可用于较低严苛工况”的产出 [自测算]。 需要客户批准和全流程追溯；若批次稳定性不足，分档只是在转移成本，不是在降低成本 [自测算]。
芯片设计缩小 通过 cell pitch、JFET 宽度、沟道和 current-spreading-layer 优化，在不简单放大芯片面积的情况下降低比导通电阻 [S6]。 更小芯片提高毛芯片数并降低面积相关缺陷暴露；Ohio State 研究在 1.69 defects/cm2 条件下模拟得到 10 mm x 10 mm 芯片良率 49%、4 mm x 4 mm 芯片良率 87%，说明芯片面积对 SiC 缺陷材料非常关键 [S5]。 过度缩小可能牺牲短路裕量和栅氧可靠性 [S6]。
避免体二极管导通 采用 SBD-embedded MOSFET、外置 SBD 共封装，或通过控制策略避免 intrinsic body diode 导通 [S7]。 减少 BPD 诱发的双极退化，并降低后段 burn-in 损耗；Toshiba 论文指出，体二极管正向电流会扩展与 stacking fault 相关的缺陷并抬升 MOSFET 电阻 [S7]。 SBD 嵌入会增加 Ron，需要优化 SBD/MOSFET 比例和单元结构 [S7]。
拆分工艺窗口 按衬底等级分别微调外延厚度/掺杂、离子注入、激活退火、栅氧化/氮化和背面减薄，而不是对所有国产 8 英寸批次强行使用同一 golden recipe [S8]。 通过工艺与缺陷分布匹配回收边缘晶圆；Fraunhofer 的 3.3 kV MOSFET 研究显示，JFET 和衬底电阻分量会显著影响 RDS(on)，因此工艺几何误差会转化为电性损失 [S8]。 配方过多会降低制造学习速度，也会增加 PPAP/车规文件复杂度 [自测算]。
晶圆筛选与模块分档 在银烧结或 AMB 模块装配前增加晶圆级 HTGB/HTRB、dynamic RDS(on)、体二极管应力、雪崩和阈值电压分档 [S5][S7]。 保护昂贵封装不被坏芯片吞噬；当衬底和外延主导芯片成本时，known-good-die 装配的价值更高 [S4]。 测试时间会增加周期和成本；净收益取决于缺陷漏检率 [自测算]。

4. 情景成本模型

下表不是公开披露数据，而是对研究低良率过渡期的敏感性测算 [自测算]。模型采用 200 mm 晶圆面积 31,416 mm2、边缘排除后可用面积 90%、起始 1200V 级 MOSFET 芯片面积 18.0 mm2 [自测算]。200 mm 晶圆相对 150 mm 晶圆的几何面积倍数为 1.78x，计算式为 (200/150)^2 [自测算]。

指标 低良率 8 英寸过渡情景 补偿方案后 变化
假设芯片面积 18.0 mm2 [自测算] 15.8 mm2，下降 12% [自测算] 小芯片降低缺陷暴露 [S5][自测算]
每片 200 mm 晶圆毛芯片数 1,570 [自测算] 1,789 [自测算] +14% [自测算]
可用电性良率 30% 情景输入 [来源不明] 经再认证、拆分配方和晶圆筛选后为 40% [自测算] +10 个百分点 [自测算]
每片晶圆好芯片数 471 [自测算] 716 [自测算] +52% [自测算]
die attach 后模块/封装良率 92% [自测算] known-good-die 分档后 96% [自测算] +4 个百分点 [自测算]
已封装良品等效芯片数 433 [自测算] 687 [自测算] +59% [自测算]
每颗已封装良品对应的芯片相关衬底/外延负担 1.00 基准 [自测算] 0.63 [自测算] 37% [自测算]

最关键的经济含义是：若模块成本中衬底/外延/芯片是主导成本桶 [S4]，则把每片晶圆的已封装良品等效芯片数从 433 提升到 687，会显著降低芯片相关成本负担 [自测算]。但该模型也揭示了补偿的边界：补偿后仍需要 40% 可用电性良率，而不是长期停留在 30% [自测算][来源不明]。如果国产 8 英寸批次连续几个季度都停留在 30% 工作假设附近，器件设计只能延后利润率压力，不能形成持久成本平价 [来源不明]。

5. 公司层面映射

斯达半导 (603290)：模块级补偿能力最强。 斯达半导 2025 年披露显示，公司在车规级 SiC MOSFET 模块、多电压平台和面向 AI/数据中心电源的高频 SiC 芯片上已有进展 [S3]。因此，其现实抓手有三点：车规主驱先继续采用已验证 6 英寸 SiC 芯片，同时把国产 8 英寸芯片放在工业、电源和 PSU 场景中再认证；通过模块并联和分档消化质量不一的芯片；把激进的 8 英寸芯片缩小优先用于 AI PSU、充电桩和储能产品，再推向高责任主驱逆变器 [S3][自测算]。

华润微 (688396)：工艺窗口补偿能力最强。 华润微的 IDM 模式使其对设计、晶圆工艺、封装测试有更强控制力 [S2]。其公开披露的 SiC MOS G3/G4、650V/750V/1200V 产品矩阵、1700V/2200V 平台以及 2026 年 G5/JFET 产品计划，说明公司可通过平台化产品分层吸收衬底差异 [S2]。风险在于，8 英寸 SiC 的工艺学习可能先消耗产能和折旧，而客户认证良率曲线尚未上行 [S2][自测算]。

天岳先进 (688234)：上游胜负手。 天岳先进披露的 8 英寸批量出货能力和超过 50% 的 8 英寸市占率，说明国产替代已经越过实验室验证阶段 [S1]。但下一阶段决定性指标不是市占率，而是经过器件晶圆厂再认证后的车规级批次一致性，包括 BPD、TSD、表面缺陷图谱和外延相互作用在芯片层面的表现 [S1][S5]。

6. 投资含义与跟踪触发器

对 A 股配置而言，结论不是“无差别买 SiC 国产化”，而是更具体：优先选择拥有多个补偿抓手的公司。华润微拥有工艺、封装和测试 [S2]；斯达半导拥有模块设计、客户认证和电力电子应用 know-how [S3]；天岳先进拥有上游规模变量 [S1]。单纯 6 英寸产能或单环节设备敞口应打折，除非它直接改善 8 英寸缺陷检测、外延均匀性、背面减薄或晶圆级筛选 [S4][S5][S8]。

后续应跟踪三个触发器

  1. 客户认证： 至少一条国产 8 英寸 SiC 衬底流需要从样品验证进入可重复的车规或高可靠工业订单；天岳先进已称可批量出货 8 英寸产品，但客户等级的一致性仍是下一证明点 [S1][自测算]。
  2. 器件平台迁移： 斯达半导或华润微需要披露基于 8 英寸的 SiC MOSFET 产品，而不只是 6 英寸产线进展或泛 SiC 产品扩张 [S2][S3][自测算]。
  3. 良率经济性： 如果补偿后的可用电性良率不能从约 30% 情景输入向 40% 或以上移动，整包成本缺口仍是结构性的，即使模块分档也无法根治 [来源不明][自测算]。

结论： 良率补偿技术是真实的，但它是过渡桥梁，不是衬底良率的替代品。芯片缩小和晶圆筛选在情景测算中可使芯片相关整包成本负担下降约三分之一 [自测算]；华润微的 IDM 工艺控制和斯达半导的模块/客户认证能力，使二者优于泛 SiC 产能股 [S2][S3]。若国产 8 英寸衬底一致性长期停留在研究约 30% 情景输入附近，该论点失效 [来源不明]。

资料来源 / Sources

  • [S1] 山东天岳先进科技股份有限公司，2025 年年度报告 — https://dataclouds.cninfo.com.cn/shgonggao/hsomarket/2026/20260327/bec6f5fe3eb74e3f8c8f67ed8833a2ae.PDF
  • [S2] 华润微电子有限公司，2025 年年度报告 — https://file.finance.sina.com.cn/211.154.219.97%3A9494/MRGG/CNSESH_STOCK/2026/2026-4/2026-04-25/12193705.PDF
  • [S3] 斯达半导体股份有限公司，2025 年年度报告 — https://stockmc.xueqiu.com/202604/603290_20260430_HUB3.pdf
  • [S4] ACEEE, Cost, Supply Chain, and Manufacturing Competitiveness Issues Related to SiC-based Variable Frequency Drives for Industrial Motor Applications — https://www.aceee.org/files/proceedings/2017/data/polopoly_fs/1.3687900.1501159077%21/fileserver/file/790276/filename/0036_0053_000027.pdf
  • [S5] Ohio State / IEEE WiPDA, Impacts of Area-Dependent Defects on the Yield and Gate Oxide Reliability of SiC Power MOSFETs — https://bpb-us-w2.wpmucdn.com/u.osu.edu/dist/f/88613/files/2022/09/Impacts_of_Area-Dependent_Defects_on_the_Yield_and_Gate_Oxide_Reliability_of_SiC_Power_MOSFETs.pdf
  • [S6] Toshiba Electronic Devices & Storage, Improving the specific on-resistance and short-circuit ruggedness tradeoff of 1.2-kV-class SBD-embedded SiC MOSFETs through cell pitch reduction and internal resistance optimization — https://toshiba-semicon-storage.com/content/dam/toshiba-ss-v3/master/en/company/technical-review/pdf/ISPSD2021_4_en.pdf
  • [S7] Toshiba Electronic Devices & Storage, Improved reliability of 1.2kV SiC MOSFET by preventing the intrinsic body diode operation — https://toshiba.semicon-storage.com/content/dam/toshiba-ss-v3/master/en/company/technical-review/pdf/pcim2020_1.pdf
  • [S8] Fraunhofer IISB, Process and design optimization of SiC MOSFET for low on-state resistance — https://publica.fraunhofer.de/bitstreams/390ae080-8049-47d2-8c4a-b3e2762edb7e/download

页脚：报告编制日期为 2026-06-19，Asia/Singapore。情景测算仅用于研究交接，不构成投资建议。